LPC1850FET180,551 Microcontroladores ARM – MCU Cortex-M3 200 kB SRAM 200 kB SRAM

• Núcleo do processador – processador ARM Cortex-M3 (versão r2p1), operando em frequências de até 180 MHz.

– Unidade de proteção de memória (MPU) integrada ARM Cortex-M3 com suporte para oito regiões.

– Controlador de interrupção vetorial aninhado (NVIC) integrado ARM Cortex-M3.

– Entrada de interrupção não mascarável (NMI).

– JTAG e depuração de fio serial, rastreamento serial, oito pontos de interrupção e quatro pontos de observação.

– Suporte ao Enhanced Trace Module (ETM) e ao Enhanced Trace Buffer (ETB).

– Temporizador de tique do sistema.

• Memória on-chip

– 200 kB SRAM para uso de código e dados.

– Vários blocos SRAM com acesso de barramento separado.

– ROM de 64 kB contendo código de inicialização e drivers de software no chip.

– Memória programável única (OTP) de 64 bits + 256 bits para uso geral.

• Unidade de geração de relógio

– Oscilador de cristal com faixa de operação de 1 MHz a 25 MHz.

– Oscilador RC interno de 12 MHz ajustado para precisão de 1,5% em temperatura e tensão.

– Oscilador de cristal RTC de potência ultrabaixa.

– Três PLLs permitem a operação da CPU até a taxa máxima de CPU sem a necessidade de um cristal de alta frequência. O segundo PLL é dedicado ao USB de alta velocidade, e o terceiro PLL pode ser usado como PLL de áudio.

– Saída de relógio

• Periféricos digitais configuráveis:

– Subsistema State Configurable Timer (SCTimer/PWM) no AHB.

– O Global Input Multiplexer Array (GIMA) permite a conexão cruzada de múltiplas entradas e saídas a periféricos controlados por eventos, como temporizadores, SCTimer/PWM e ADC0/1

• Interfaces seriais:

– Interface Quad SPI Flash (SPIFI) com dados de 1, 2 ou 4 bits a taxas de até 52 MB por segundo.

– Ethernet MAC 10/100T com interfaces RMII e MII e suporte a DMA para alta taxa de transferência com baixa carga de CPU. Suporte para carimbo de tempo IEEE 1588/carimbo de tempo avançado (IEEE 1588-2008 v2).

– Uma interface USB 2.0 Host/Dispositivo/OTG de alta velocidade com suporte a DMA e PHY de alta velocidade no chip (USB0).

– Uma interface de host/dispositivo USB 2.0 de alta velocidade com suporte a DMA, PHY de velocidade total no chip e interface ULPI para um PHY externo de alta velocidade (USB1).

– Software de teste elétrico de interface USB incluído na pilha USB da ROM.

– Quatro 550 UARTs com suporte DMA: uma UART com interface de modem completa; uma UART com interface IrDA; três USARTs suportam modo síncrono UART e uma interface de cartão inteligente em conformidade com a especificação ISO7816.

– Até dois controladores C_CAN 2.0B com um canal cada. O uso do controlador C_CAN exclui a operação de todos os outros periféricos conectados à mesma ponte de barramento. Veja Figura 1 e Ref. 2.

– Dois controladores SSP com suporte FIFO e multiprotocolo. Ambos os SSPs com suporte DMA.

– Uma interface de barramento I2C Fast-mode Plus com modo monitor e pinos de E/S de dreno aberto em conformidade com a especificação completa de barramento I2C. Suporta taxas de dados de até 1 Mbit/s.

– Uma interface de barramento I2C padrão com modo de monitor e pinos de E/S padrão.

– Duas interfaces I2S com suporte DMA, cada uma com uma entrada e uma saída.

• Periféricos digitais:

– Controlador de memória externa (EMC) com suporte a dispositivos externos SRAM, ROM, NOR flash e SDRAM.

– Controlador LCD com suporte DMA e resolução de exibição programável de até 1024 H

– 768 V. Suporta painéis STN monocromáticos e coloridos e painéis coloridos TFT; suporta tabela de consulta de cores (CLUT) de 1/2/4/8 bpp e mapeamento direto de pixels de 16/24 bits.

– Interface de cartão Secure Digital Input Output (SD/MMC).

– O controlador DMA de uso geral de oito canais pode acessar todas as memórias no AHB e todos os escravos AHB com capacidade para DMA.

– Até 164 pinos de entrada/saída de uso geral (GPIO) com resistores pull-up/pull-down configuráveis.

– Os registradores GPIO estão localizados no AHB para acesso rápido. As portas GPIO têm suporte a DMA.

– Até oito pinos GPIO podem ser selecionados de todos os pinos GPIO como fontes de interrupção sensíveis a bordas e níveis.

– Dois módulos de interrupção de grupo GPIO permitem uma interrupção com base em um padrão programável de estados de entrada de um grupo de pinos GPIO.

– Quatro temporizadores/contadores de uso geral com capacidades de captura e correspondência.

– Um controle de motor PWM para controle de motor trifásico.

– Uma interface de codificador de quadratura (QEI).

– Temporizador de interrupção repetitiva (temporizador RI).

– Temporizador de watchdog com janela.

– Relógio em tempo real (RTC) de consumo ultrabaixo em domínio de energia separado com 256 bytes de registradores de backup alimentados por bateria.

– Temporizador de alarme; pode ser alimentado por bateria.

• Periféricos analógicos:

– Um DAC de 10 bits com suporte a DMA e uma taxa de conversão de dados de 400 kSamples/s.

– Dois ADCs de 10 bits com suporte a DMA e taxa de conversão de dados de 400 kSamples/s. Até oito canais de entrada por ADC.

• ID exclusivo para cada dispositivo.

• Poder:

– Fonte de alimentação única de 3,3 V (2,2 V a 3,6 V) com regulador de tensão interno no chip para a alimentação principal e o domínio de alimentação RTC.

– O domínio de energia RTC pode ser alimentado separadamente por uma bateria de 3 V.

– Quatro modos de redução de energia: Suspensão, Suspensão profunda, Desligamento e Desligamento profundo.

– Despertar do processador do modo de suspensão por meio de interrupções de ativação de vários periféricos.

– Despertar dos modos de suspensão profunda, desligamento e desligamento profundo por meio de interrupções externas e interrupções geradas por blocos alimentados por bateria no domínio de energia RTC.

– Detecção de queda de energia com quatro limites separados para interrupção e reinicialização forçada.

– Reinicialização ao ligar (POR).

• Disponível como pacotes LQFP de 144 pinos e como pacotes BGA de 256 pinos, 180 pinos e 100 pinos.

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