SPC5634MF2MLQ80 Microcontroladores de 32 bits – MCU NXP MCU de 32 bits, núcleo Power Arch, 1,5 MB Flash, 80MHz, -40/+125degC, grau automotivo, QFP 144
♠ Descrição do produto
| Atributo do produto | Valor do atributo |
| Fabricante: | NXP |
| Categoria de Produto: | Microcontroladores de 32 bits - MCU |
| RoHS: | Detalhes |
| Series: | MPC5634M |
| Estilo de montagem: | SMD/SMT |
| Embalagem/Caixa: | LQFP-144 |
| Essencial: | e200z3 |
| Tamanho da memória do programa: | 1,5 MB |
| Tamanho da RAM de dados: | 94 KB |
| Largura do barramento de dados: | 32 bits |
| Resolução ADC: | 2 x 8 bits/10 bits/12 bits |
| Frequência Máxima do Relógio: | 80 MHz |
| Número de E/S: | 80 E/S |
| Tensão de alimentação - Mín.: | 1,14 V |
| Tensão de alimentação - Máx.: | 1,32 V |
| Temperatura operacional mínima: | - 40 C |
| Temperatura operacional máxima: | + 150 C |
| Qualificação: | AEC-Q100 |
| Embalagem: | Bandeja |
| Tensão de alimentação analógica: | 5,25 V |
| Marca: | Semicondutores NXP |
| Tipo de RAM de dados: | SRAM |
| Tensão de E/S: | 5,25 V |
| Sensível à umidade: | Sim |
| Produtos: | UCM |
| Tipo de Produto: | Microcontroladores de 32 bits - MCU |
| Tipo de memória do programa: | Clarão |
| Quantidade do pacote de fábrica: | 60 |
| Subcategoria: | Microcontroladores - MCU |
| Temporizadores de vigilância: | Cão de guarda |
| Part # Aliases: | 935311091557 |
| Unidade de peso: | 1,319g |
♠ Microcontroladores de 32 bits - MCU
Esses microcontroladores automotivos de 32 bits são uma família de dispositivos de sistema em chip (SoC) que contém todos os recursos da família MPC5500 e muitos novos recursos, juntamente com a tecnologia CMOS de 90 nm de alto desempenho para fornecer redução substancial de custo por recurso e significativa melhoria de desempenho.O núcleo do processador host avançado e econômico desta família de controladores automotivos é construído com base na tecnologia Power Architecture®.Essa família contém aprimoramentos que melhoram o ajuste da arquitetura em aplicativos embarcados, inclui suporte a instruções adicionais para processamento de sinal digital (DSP), integra tecnologias, como uma unidade de processador de tempo aprimorada, conversor analógico-digital enfileirado aprimorado, Controller Area Network e um sistema de entrada-saída modular aprimorado - que são importantes para os aplicativos de trem de força de baixo custo de hoje.Esta família de dispositivos é uma extensão totalmente compatível com a família MPC5500 da Freescale.O dispositivo possui um único nível de hierarquia de memória que consiste em até 94 KB de SRAM on-chip e até 1,5 MB de memória flash interna.O dispositivo também possui uma interface de barramento externo (EBI) para 'calibração'.Esta interface de barramento externo foi projetada para suportar a maioria das memórias padrão usadas com as famílias MPC5xx e MPC55xx.
• Parâmetros operacionais
— Operação totalmente estática, 0 MHz– 80 MHz (mais 2% de modulação de frequência – 82 MHz)
— Faixa operacional de temperatura de junção de –40 ℃ a 150 ℃
- Projeto de baixa potência
– Menos de 400 mW de dissipação de energia (nominal)
– Projetado para gerenciamento dinâmico de energia do núcleo e periféricos
– Gating de relógio controlado por software de periféricos
– Modo de parada de baixa potência, com todos os relógios parados
— Fabricado em processo de 90 nm
— lógica interna de 1,2 V
— Fonte de alimentação única com 5,0 V -10％/+5% (4,5 V a 5,25 V) com regulador interno para fornecer 3,3 V e 1,2 V para o núcleo
— Pinos de entrada e saída com faixa de 5,0 V -10％/+5% (4,5 V a 5,25 V)
– 35%/65% níveis de comutação VDDE CMOS (com histerese)
– Histerese selecionável
- Controle de taxa de variação selecionável
— Pinos Nexus alimentados por fonte de 3,3 V
— Projetado com técnicas de redução de EMI
– Loop bloqueado por fase
– Modulação de frequência da frequência do relógio do sistema
– Capacitância de desvio no chip
- Taxa de variação selecionável e força de acionamento
• Processador de núcleo e200z335 de alto desempenho
— Modelo do programador do livro E de arquitetura de energia de 32 bits
- Aprimoramentos de codificação de comprimento variável
– Permite que o conjunto de instruções Power Architecture seja opcionalmente codificado em instruções mistas de 16 e 32 bits
– Resultados em tamanho de código menor
— Processamento único, CPU compatível com a tecnologia Power Architecture de 32 bits
— Execução e retirada em ordem
— Tratamento preciso de exceções
— Unidade de processamento da filial
– Somador de cálculo de endereço de filial dedicado
– Aceleração de ramificação usando Buffer de instrução de antecipação de ramificação
— Carregar/armazenar unidade
– Latência de carga de um ciclo
- Totalmente canalizado
- Suporte Big e Little Endian
– Suporte de acesso desalinhado
– Zero bolhas de pipeline carga a usar
— Trinta e dois registradores de uso geral (GPRs) de 64 bits
— Unidade de gerenciamento de memória (MMU) com buffer lookaside de tradução totalmente associativo (TLB) de 16 entradas
— Barramento de instrução separado e barramento de carregamento/armazenamento
— Suporte a interrupções vetorizadas
— Latência de interrupção < 120 ns @ 80 MHz (medida desde a solicitação de interrupção até a execução da primeira instrução do manipulador de exceção de interrupção)
