LCMXO2-2000HC-4BG256C FPGA – Matriz de portas programável em campo 2112 LUTs 207 IO 3,3 V 4 velocidades
♠ Descrição do produto
| Atributo do produto | Valor do Atributo |
| Fabricante: | Treliça |
| Categoria do produto: | FPGA - Matriz de Portas Programáveis em Campo |
| RoHS: | Detalhes |
| Série: | LCMXO2 |
| Número de Elementos Lógicos: | 2112 LE |
| Número de E/Ss: | 206 E/S |
| Tensão de alimentação - Mín.: | 2,375 V |
| Tensão de alimentação - Máx.: | 3,6 V |
| Temperatura mínima de operação: | 0 C |
| Temperatura máxima de operação: | + 85 °C |
| Taxa de dados: | - |
| Número de transceptores: | - |
| Estilo de montagem: | SMD/SMT |
| Pacote/Caixa: | CABGA-256 |
| Embalagem: | Bandeja |
| Marca: | Treliça |
| RAM distribuída: | 16 kbit |
| RAM de bloco embarcada - EBR: | 74 kbit |
| Frequência máxima de operação: | 269 MHz |
| Sensível à umidade: | Sim |
| Número de blocos de matriz lógica - LABs: | 264 LAB |
| Corrente de alimentação operacional: | 4,8 mA |
| Tensão de alimentação operacional: | 2,5 V/3,3 V |
| Tipo de produto: | FPGA - Matriz de Portas Programáveis em Campo |
| Quantidade de embalagem de fábrica: | 119 |
| Subcategoria: | CIs de lógica programável |
| Memória total: | 170 kbit |
| Nome comercial: | MachXO2 |
| Peso unitário: | 0,429319 onças |
1. Arquitetura Lógica Flexível
• Seis dispositivos com 256 a 6864 LUT4s e 18 a 334 E/Ss Dispositivos de ultrabaixo consumo de energia
• Processo avançado de baixa potência de 65 nm
• Consumo de energia em espera de apenas 22 µW
• E/S diferenciais de baixa oscilação programáveis
• Modo de espera e outras opções de economia de energia 2. Memória incorporada e distribuída
• Até 240 kbits de RAM de bloco incorporado sysMEM™
• Até 54 kbits de RAM distribuída
• Lógica de controle FIFO dedicada
3. Memória Flash do Usuário On-Chip
• Até 256 kbits de memória flash do usuário
• 100.000 ciclos de gravação
• Acessível através das interfaces WISHBONE, SPI, I2C e JTAG
• Pode ser usado como processador PROM ou como memória Flash
4. E/S síncrona de origem pré-projetada
• Registradores DDR em células de E/S
• Lógica de engrenagem dedicada
• Engrenagem 7:1 para E/Ss de exibição
• DDR genérico, DDRX2, DDRX4
• Memória DDR/DDR2/LPDDR dedicada com suporte DQS
5. Buffer de E/S flexível e de alto desempenho
• O buffer sysIO™ programável suporta uma ampla gama de interfaces:
– LVCMOS 3.3/2.5/1.8/1.5/1.2
– LVTTL
– PCI
– LVDS, Barramento-LVDS, MLVDS, RSDS, LVPECL
– SSTL 25/18
– HSTL 18
– Entradas de disparo Schmitt, até 0,5 V de histerese
• E/Ss suportam hot socketing
• Terminação diferencial no chip
• Modo pull-up ou pull-down programável
6. Clocking flexível no chip
• Oito relógios primários
• Até dois relógios de borda para interfaces de E/S de alta velocidade (apenas nas partes superior e inferior)
• Até dois PLLs analógicos por dispositivo com síntese de frequência fracionária-n
– Ampla faixa de frequência de entrada (7 MHz a 400 MHz)
7. Não volátil, infinitamente reconfigurável
• Ligação instantânea
– liga em microssegundos
• Solução segura de chip único
• Programável através de JTAG, SPI ou I2C
• Suporta programação em segundo plano de não voláteis
8. memória de blocos
• Inicialização dupla opcional com memória SPI externa
9. Reconfiguração TransFR™
• Atualização lógica em campo enquanto o sistema opera
10. Suporte aprimorado ao nível do sistema
• Funções reforçadas no chip: SPI, I2C, temporizador/contador
• Oscilador on-chip com precisão de 5,5%
• TraceID exclusivo para rastreamento do sistema
• Modo programável uma vez (OTP)
• Fonte de alimentação única com faixa operacional estendida
• Varredura de limite padrão IEEE 1149.1
• Programação no sistema compatível com IEEE 1532
11. Ampla gama de opções de pacotes
• Opções de pacote TQFP, WLCSP, ucBGA, csBGA, caBGA, ftBGA, fpBGA, QFN
• Opções de embalagens compactas
– Tão pequeno quanto 2,5 mm x 2,5 mm
• Migração de densidade suportada
• Embalagem avançada sem halogênio
