Um novo tipo de chip de memória ferroelétrica baseado em háfnio desenvolvido e projetado por Liu Ming, acadêmico do Instituto de Microeletrônica, foi apresentado na Conferência Internacional de Circuitos de Estado Sólido (ISSCC) do IEEE em 2023, o mais alto nível de design de circuitos integrados.
Memórias não voláteis embarcadas de alto desempenho (eNVM) estão em alta demanda para chips SOC em eletrônicos de consumo, veículos autônomos, controle industrial e dispositivos de ponta para a Internet das Coisas. A memória ferroelétrica (FeRAM) tem as vantagens de alta confiabilidade, consumo de energia ultrabaixo e alta velocidade. É amplamente utilizada em grandes quantidades de gravação de dados em tempo real, leitura e gravação frequentes de dados, baixo consumo de energia e produtos SoC/SiP embarcados. A memória ferroelétrica baseada em material PZT alcançou produção em massa, mas seu material é incompatível com a tecnologia CMOS e difícil de encolher, levando ao processo de desenvolvimento da memória ferroelétrica tradicional é seriamente prejudicado, e a integração embarcada precisa de suporte de linha de produção separada, difícil de popularizar em larga escala. A miniaturização da nova memória ferroelétrica à base de háfnio e sua compatibilidade com a tecnologia CMOS a tornam um ponto de pesquisa de interesse comum na academia e na indústria. A memória ferroelétrica à base de háfnio tem sido considerada uma importante direção de desenvolvimento da próxima geração de novas memórias. Atualmente, a pesquisa de memória ferroelétrica baseada em háfnio ainda apresenta problemas como confiabilidade insuficiente da unidade, falta de projeto de chip com circuito periférico completo e verificação adicional do desempenho no nível do chip, o que limita sua aplicação em eNVM.
Visando os desafios enfrentados pela memória ferroelétrica embarcada à base de háfnio, a equipe do acadêmico Liu Ming, do Instituto de Microeletrônica, projetou e implementou pela primeira vez no mundo o chip de teste FeRAM de magnitude megab, baseado na plataforma de integração em larga escala de memória ferroelétrica à base de háfnio compatível com CMOS, e concluiu com sucesso a integração em larga escala do capacitor ferroelétrico HZO no processo CMOS de 130 nm. Foram propostos um circuito de acionamento de gravação assistido por ECC para detecção de temperatura e um circuito amplificador sensível para eliminação automática de offset, alcançando durabilidade de 1012 ciclos e tempos de gravação de 7 ns e de leitura de 5 ns, os melhores níveis relatados até o momento.
O artigo "Uma FeRAM embarcada baseada em HZO de 9 Mb com resistência de 1012 ciclos e leitura/gravação de 5/7 ns usando atualização de dados assistida por ECC" baseia-se nos resultados. O Amplificador de Sentido com Cancelamento de Deslocamento foi selecionado na ISSCC 2023, e o chip foi selecionado na Sessão de Demonstração da ISSCC para ser exibido na conferência. Yang Jianguo é o primeiro autor do artigo e Liu Ming é o autor correspondente.
O trabalho relacionado é apoiado pela Fundação Nacional de Ciências Naturais da China, pelo Programa Nacional de Pesquisa e Desenvolvimento do Ministério da Ciência e Tecnologia e pelo Projeto Piloto Classe B da Academia Chinesa de Ciências.
(Foto do chip FeRAM de 9 Mb baseado em háfnio e teste de desempenho do chip)
Horário da publicação: 15/04/2023
